طراحی و بهبود یک جمع کننده تحمل پذیر خطا مبتنی بر منطق بازگشت پذیر

مدارهای ترکیبی از گیت های منطقی تشکیل شده اند که خروجی در هرلحظه تنها به وسیله ترکیب فعلی ورودی و بدون لحاظ کردن ورودی های قبلی یا حالت قبلی خروجی تعیین می شود. منطق برگشت پذیر که به شکل جدی در دهه های اخیر موردتوجه قرارگرفته، ساخت مدارهایی در مقیاس نانو را بررسی می کند که علاوه بر مشکل اندازه و ابعاد مدار، مصرف توان و هدر رفت گرما در آن را نیز تحت کنترل خود دارد. یکی از کلیدی ترین مدارهای ترکیبی در هر پردازنده، جمع کننده است. با توجه به اهمیت تحمل پذیری خطا در مدارهای دیجیتال، ارائه یک جمع کننده تحمل پذیر خطای جدید باقابلیت جمع دو بیت به صورت همزمان برای این کار هدف گذاری و محقق گردید. دو بیت جمع کننده برگشت پذیر و تحمل پذیر خطای طراحی شده با فشرده سازی جمع دوبیتی در قالب یک گیت و نیز در نظر گرفتن قابلیت توسعه پذیری برای گیت طراحی شده، امکان طراحی جمع کننده های با تعداد بیت بالا و سرعت مطلوب که در طرح های موجود فعلی با سختی و پیچیدگی بالا محقق می شود را به سادگی امکان پذیر می سازد. نتایج مقایسه ای حاکی از بهبود چشمگیر در هزینه های قابل محاسبه گیت از قبیل ورودی های ثابت و خروجی های اضافی نسبت به اغلب طرح های ارائه شده است. از سوی دیگر با توجه به خواص مدارهای برگشت پذیر، طراحی و پیاده سازی آن ها الزامات خاصی را طلب می کند. نیاز به راهکاری جهت سنتز اولیه مدارهای برگشت پذیر منجر به طراحی نرم افزاری گردید که امکان تولید جداول درستی توابع را به دو شکل «برگشت پذیر» و «برگشت پذیر و تحمل پذیر خطا» داراست. با کمک جدول درستی تولیدشده در مرحله اول، سنتز مدار به روش سنتز اکتشافی مبتنی بر انتقال به دو روش یک جهته و دو جهته انجام می گیرد. همچنین کاربر قادر است تا بدون استفاده از قابلیت تولید سیستمی جدول درستی تابع برگشت پذیر و با ورود جدول درستی دلخواه خود، تنها از امکانات سنتز نرم افزار بهره گیرد.